学好LDO必看的知识点-LDO压降
内容提要
低压差稳压器（LDO）的特征是电压降，即输入电压和输出电压之间的最小差值。选择LDO时需要考虑架构和其他因素。
延伸解读
压降如何影响稳压性能
压降电压VDO是LDO维持稳压所需的最小输入输出电压差。当输入电压低于VOUT(nom)+VDO时，LDO进入压降状态，输出电压不再稳定，而是跟随输入电压变化。例如TPS799在输出200mA时最大压降为175mV，若输出3.3V，输入至少需3.475V；若输入降至3.375V，输出将失去调节。因此，设计时必须确保输入电压留有足够余量。
不同架构的压降特性对比
PMOS和NMOS架构的压降机制不同。PMOS通过控制RDS调节，误差放大器输出在接地端饱和时达到最小RDS，压降随输入电压升高而降低。NMOS则通过增大VGS降低RDS，但误差放大器输出在VIN处饱和，且VGS随VIN接近VOUT而降低，限制了超低压降。偏置LDO或带电荷泵的NMOS可提供高于VIN的驱动电压，实现超低压降。
选择LDO时的考量因素
压降并非固定值，受架构、输出电流、温度等多种因素影响。选择LDO时，不能仅看典型压降，还需结合具体工作条件评估。例如，高输出电流下压降可能增大，高温也可能使压降恶化。理解这些因素有助于在特定应用中选出最合适的LDO，平衡压降、功耗和成本。
Q&A
LDO的压降电压VDO具体指什么？
压降电压VDO是指为实现正常稳压，输入电压VIN必须高出所需输出电压VOUT(nom)的最小压差。即VIN ≥ VOUT(nom) + VDO。
当LDO的输入电压低于所需值时会发生什么？
如果输入电压低于所需值，LDO将以压降状态工作，不再调节所需的输出电压。此时输出电压VOUT(dropout)将等于VIN减去压降电压的值，即VOUT(dropout) = VIN − VDO，输出电压将跟随输入电压变化。
LDO的压降主要由什么决定？
压降主要由LDO的架构决定，包括PMOS和NMOS架构的工作原理。此外，压降还受到其他因素的影响，如输出电流、温度等。
PMOS架构LDO是如何实现低压降的？
PMOS架构LDO通过控制漏-源极电阻RDS来调节输出电压。随着VIN接近VOUT(nom)，误差放大器驱动栅-源极电压VGS负向增大以减小RDS，从而保持稳压。当误差放大器输出饱和时，RDS达到最小值，压降电压等于RDS乘以输出电流IOUT。PMOS架构在较高的输出电压下具有较低的压降。
NMOS架构LDO的压降有什么特点？
NMOS架构LDO中，随着VIN接近VOUT(nom)，误差放大器增大VGS以降低RDS。但VGS无法无限升高，因为误差放大器输出在电源电压VIN下会饱和。达到饱和时，RDS最小，压降电压为RDS乘以IOUT。由于误差放大器输出在VIN处饱和，随着VIN接近VOUT(nom)，VGS也会降低，这有助于防止超低压降。
偏置LDO如何实现超低压降？
偏置LDO使用辅助电压轨VBIAS作为误差放大器的正电源轨，支持其输出摆动到高于VIN的VBIAS。这种配置能使LDO保持较高VGS，从而在低输出电压下达到超低压降。如果没有辅助电压轨，可以用内部电荷泵代替VBIAS，电荷泵提升VIN，使误差放大器生成更大的VGS值。
