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ChipNeMo:用于芯片设计领域的大模型

ChipNeMo 旨在探索大语言模型(LLM)在工业芯片设计中的应用。 今天发布的一篇 研究论文描述了 [url=https://www.nvidia.com/en-us/glossary/data-science/generative-ai/]生成式人工智能[/url

AI生成摘要 ChipNeMo是一个旨在在工业芯片设计中应用大语言模型(LLM)的项目。该项目的研究论文描述了生成式人工智能如何帮助设计半导体。研究团队使用内部数据训练了一个具有430亿个参数的定制模型,并通过领域适应技术提高了LLM的性能。ChipNeMo模型在芯片设计任务中表现出与更大的通用LLM相媲美甚至超过的性能。研究人员相信大型语言模型将在未来帮助各个流程。企业可以使用GitHub和NVIDIA NGC目录中提供的NeMo框架构建自己的定制LLM。

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WINISLE -

微软正式宣布两款自研 AI 芯片:Azure Maia 100 及 Azure Cobalt 100

今天,微软正式在 Ignite 2023 上宣布了两款为 AI 打造的芯片。他们分别是:

AI生成摘要 微软在 Ignite 2023 上宣布了两款为 AI 打造的芯片:Azure Maia 100 和 Azure Cobalt 100。Azure Maia 100 专为 Azure 云服务和 AI 工作负载设计,支持各种 AI 场景,提供高性能、高效率和高灵活性的解决方案。Azure Cobalt 100 是基于 ARM 架构的芯片,适用于通用计算工作负载,提供高密度、高可靠性和高安全性的计算服务,支持低成本、低功耗和低碳排放的计算平台。

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三星推3D AI芯片封装技术与台积电竞争

全球最大的内存芯片制造商三星电子公司计划明年推出先进的三维(3D)芯片封装技术,与代工龙头台积电(TSMC)竞争。 三星计划在SAINT品牌下推出三种技术:SAINT S,垂直堆叠SRAM内存芯片和CPU;SAINT D,涉及CPU、GPU等处理器和DRAM内存的垂直封装。 封装是半导体制造的最后步骤之一,它将芯片放置在保护壳中以防止腐蚀,并提供一个接口来组合和连接已制造的芯片。 封装技术可以增强半导体性能,而无需通过超精细加工缩小纳

AI生成摘要 三星计划明年推出先进的3D芯片封装技术,与台积电竞争。SAINT技术集成内存和处理器,提升AI芯片性能。3D封装解决了半导体设计限制,满足高性能计算和人工智能需求。领先芯片制造商竞争先进封装,提高性能但带来新限制。IBM展示了使用光学总线的芯片,但尚未大规模生产。额外缓存提高游戏性能,但在无法受益的应用中性能较差。

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爱范儿 -

早报|苹果将禁止摇一摇跳转广告 / 李佳琦团队否认双 11 收入 250 亿 / 英伟达发布最强 AI 芯片

·OpenAI CEO 称 GPT-5 正在开发中 ·明年欧盟市场的 iPhone 将支持外部应用安装 ·华为 Mate60 Pro 本土零件价值占比达47%#欢迎关注爱范儿官方微信公众号:爱范儿(微信号:ifanr),更多精彩内容第一时间为您奉上。 爱范儿 | 原文链接 · 查看评论 · 新浪微博

AI生成摘要 英伟达推出新AI芯片H200;苹果禁止摇一摇广告;GPT-5开发中,OpenAI寻求资金;余承东解释问界事故;欧盟iPhone支持外部应用;华为Mate60 Pro本土零件占47%;滴滴三季度营收新高;比尔·盖茨谈AI未来;vivo X100系列发布;小米14系列销量破纪录;沃尔沃EM90发布;李佳琦团队否认250亿收入;adidas与Youth of Paris合作;《漫威金刚狼》2024年推出;《加菲猫》新电影海报;陈坤吴磊《入型入格》杀青;《旺卡》新预告发布。

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知乎每日精选 -

为什么说 3nm 是现在芯片制程的天花板?

几个高赞回答都提到了物理制程和标称制程是不一样的。物理制程有天花板,而厂商所说的3nm、2nm更像是一种命名游戏或宣传噱头,这些数字都不再代表实际导电沟道的尺寸,并且由于标准不一样,这些数字所衡量的位置没有统一的标准,同样是 7nm,物理大小也许完全不一样, 5 nm也可能比 7 nm更大,很难说谁比谁更先进。但为什么人们不再用真实的工艺命名?为什么衡量工艺的“标准”一下混乱起来?在这背后,人类实际上经历了一次「技术路线的终结」和一次涅槃性的突破。我们曾经做过一个视频解释了这一历程,芯片卷纳米数,真进步还是假话术视频对于差点终结人类算力进步的「漏电」问题,以及胡正明的解决方案介绍的比较简单,下面我们展开说说。(也欢迎移步腾讯视频或b站搜索观看完整视频)一切从芯片的构造和原理说起。拆开一枚芯片,构成芯片最基本的单元是晶体管。它是一个开关,能在导电和绝缘两种状态之间反复横跳,对应着电脑中的信号 1 和信号 0。决定是「开」还是「关」的是这里的电压。电压是被加载在中间这块导电的金属上的,它叫做栅极。一会导电一会绝缘的地方是下方的半导体,其实就是硅本身。硅里面被掺入了其他原子,根据掺杂的原子种类的不同,半导体的部分又被分为源级、漏级、衬底。由于掺入了不同的原子,源极、漏极的内部都是导电的,而它们之间的部分并不导电。随着电压一点点被施加,中间绝缘部分的表面会渐渐形成一个可以导电的区域,将源和漏导通在一起。它叫导电沟道,虽然名字叫沟道,但它其实是半导体表面一个非常非常薄的可以导电的薄层。通常,人们用导电沟道的长度代表晶体管的工艺,或者说晶体管有多小,比如 32 纳米工艺说的就是这里。而这种平面型晶体管(也叫MOS管)的特殊性能决定了,它的沟道越短,性能越好。这是非常神奇的特性,因为对于大部分晶体管而言,变小的最大限制是发热,如果上亿份热量集中到1 平方厘米的面积,工作时散发的热量本身就可以把芯片烧毁。只有 MOS 管能在 1 平方厘米的空间内堆满上百万甚至上亿个,因为当一个 MOS 管变小时,一切都会变得更好:功耗下降,与功耗相伴的发热也随之降低,甚至每一个管的速度也会变得更快。 但是,当沟道长度缩短到一定程度时,会发生一个现象——漏电!漏电是什么?还是拿平面型 MOS 管举例,源极接地,也就是 0V;漏极接正的电源电压,假如说是 5V;绝缘体外的栅极接输入信号,也就是在 0V 和 5V 之间来回跳转,它们分别代表信号 0,信号 1。这便是 MOS 管日常的工作状态。当尺寸小的一定程度时,半导体会误把漏极的电压当成栅极的电压,形成持续的漏电流。这会让晶体管一直处于半导通的状态,持续耗电,让整体的功耗增加,也无法清晰区分信号0和1。最初解决漏电的办法是让有用的电压信号重获控制权,也就是让中间的绝缘体变薄,让栅极电压距离半导体近一些。更薄的绝缘体让栅极的信号距离更近,对抗漏极电压干扰的能力越强。当绝缘体厚度接近一层原子的厚度时,就不能变得更薄了,也就是零点几纳米。此时对应的沟道长度是 35 纳米,也就是这种晶体管的终结。也就是说,35nm芯片就是这一制程的极限。无法解决漏电,芯片就不可能再小了!20世纪80年代,大家就已经发现了这一局限,此后各种方案陆续登场,但或是技术或是成本的原因,这些方案又被一次次抛弃。大家预测,2010 年工艺将来到 35 nm,也就是算力的末日。但我们现在都在讨论3nm的芯片是不是芯片制程的天花板了,这中间发生了啥?这就不得不说到一个华人科学家胡正明,是他打破了这一魔咒。1999年,他发现,半导体越薄,漏电流越小,只要够薄,就能解决漏电。回看胡正明的工作其实并不复杂,他只回答了一个问题:漏电流会从哪里经过呢?你可能会问,这有什么值得研究的,既然导通时电流从导电沟道经过,漏电不也该发生在这里吗?还真不是。胡正明给出了一个不一样的结论——经过计算和模拟,漏电发生的位置比人们猜想的更深。就像下方的示意图,颜色越红,代表电流密度越大,可以看到漏电发生在更深的地方,而不是导电沟道附近。所以之前的科学家努力的方向好像都不太对,如果漏电发生在深处而不是表面,将绝缘体做薄,栅极有用的信号确实会距离漏电的地方更近一些,但已经不足以和干扰拉开差距,再薄的氧化物也鞭长莫及。于是一个更离谱的想法诞生了。漏电发生在半导体深处,那如果更深的地方没有半导体存在,漏电流不久也跟着消失了吗?把这个看似天真到有点傻的办法转变成正经的科学研究就是这样:下图的三个半导体,从右到左,越来越薄,图中的颜色越绿、越蓝,代表漏电流越小。漏电,只要足够薄就能解决。但是,在三维软件中将一块半导体变薄十分简单,在现实中却极其复杂,并且十分昂贵。怎样把这个薄薄的东西造出来,还要保证足够便宜呢?——一个诡异的想法在胡正明的大脑中诞生。还是原来厚厚的平面型晶体管,如果能把上面这一层掀起来,掀个 90 度,立在硅表面,一个超薄晶体管就形成了。只不过这个超薄晶体管是立着放的。源极、漏极、栅极、导电沟道,还和原来一样。这个尺寸,也就是晶体管的厚度,决定了漏电流的大小。像现在这么薄时,漏电流就可以忽略了。这种方案,还能在有限空间内放下更多的超薄晶体管。我们可以把这个薄片复制几份,像这样一起立在硅上。既然晶体管已经立起来了,它们的栅极和其他金属也要找个新位置。只需要直接盖上一条金属,当做它们共同的栅极,4 个立起来的晶体管就完成了。令人难以置信的是,造这样一个奇葩的结构,要比直接减薄的方案更便宜,也更容易。要理解这个反常的结论,我们首先要探寻厚厚的老式平面型晶体管其中的一个细节——STI(Shallow Trench Isolation浅槽隔离)。这个名称其实还挺形象的,其实就是在硅片上挖许多槽,用绝缘的氧化物填满。厚厚的老式平面型晶体管生长在这些槽之间。这样一来绝缘槽就能将晶体管隔离起来,防止两个晶体管之间相互干扰。既然已经挖槽了,那么挖的稍微密一些,深一些,在工艺上也不会太难做。于是,一个个高高立起的薄片形成了。仔细看,如果你不把挖下去的地方当成槽,而是把这个突起的薄片当成一个立着的薄晶体管,胡正明的想法就实现了,还是我们熟悉的栅极、源极、漏极,而导电沟道在这里。这里越薄,漏电流就越小到可以忽略。立起来的一个个超薄晶体管如同鱼鳍,人们给它起了一个形象的名字——FinFET,鳍式场效应晶体管。FinFET 的想法在 1999 年诞生,十年后,平面型晶体管进入 32nm 的时代,正如当初的预言,这已经是平面型晶体管的极限。2011 年,第一批使用 FinFET 工艺的处理器问世,人们终于突破了 30 nm的魔咒,进入了 20 nm的时代。回到题主的问题,在30nm以前的时代,我们确实可以说,数字越小,很大程度代表芯片的性能越好。但此后厂家宣传的 22 nm、14 nm、7 nm、3 nm,都不再代表导电沟道的尺寸。由于标准不一样,这些数字所衡量的位置没有统一的标准,很难说3nm就一定比5nm更先进。不过,随着尺寸进一步减小, FinFET 也相继出现了漏电以及漏电意外的其他问题,FinFET 的尺寸极限也许并不遥远,这会是物理制程的天花板吗? 来源:知乎 www.zhihu.com 作者:青工所助理研究员 【知乎日报】千万用户的选择,做朋友圈里的新鲜事分享大牛。 点击下载 此问题还有 68 个回答,查看全部。 延伸阅读: 为什么3nm芯片被视为芯片制程的天花板? 你对 IBM 发布的 2nm 芯片制造技术有什么看法?

AI生成摘要 物理制程有极限,厂商宣传的3nm、2nm等数字不再代表实际导电沟道尺寸,而是命名游戏。胡正明通过FinFET技术解决了漏电问题,推动了芯片技术进步,但FinFET也有尺寸极限,未来是否成为新的天花板尚不明确。

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爱范儿 -

手机行业终结「小核」的历史,恰是芯片历史的一次进步

小核退场,全大核登场#欢迎关注爱范儿官方微信公众号:爱范儿(微信号:ifanr),更多精彩内容第一时间为您奉上。 爱范儿 | 原文链接 · 查看评论 · 新浪微博

AI生成摘要 手机行业正告别「小核」时代,迎来芯片性能的飞跃。苹果公司的早期电脑采用的MOS 6502芯片,到后来的Macintosh电脑使用Motorola 68000芯片,再到90年代与IBM和摩托罗拉合作推出PowerPC芯片,苹果的发展史与芯片技术紧密相关。如今,联发科天玑9300芯片的推出,采用全大核设计,标志着性能与能效的新进步,同时也反映了市场对高性能芯片的不断追求。联发科的这一创新举措,可能预示着芯片行业的新趋势。

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程序师 -

最强RISC-V服务器芯片发布:4nm,192核,性能超越AMD Epyc 9754!

官方宣称其性能超越了AMD的高端服务器芯片Epyc 9754,堪称最强RISC-V服务器CPU!

AI生成摘要 Ventana Micro Systems发布第二代RISC-V服务器CPU——Veyron V2,性能超AMD Epyc 9754,支持定制加速器。Veyron V1将于下半年上市,Veyron V2采用4nm工艺,主频3.6GHz,单集群最多32核,最多192核,支持RISC-V指令扩展和UCIe互联标准。预计2024年第三季度投产。

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爱范儿 -

早报|马斯克征志愿者切除头骨植芯片/华为未独占卫星通讯功能/「室温超导」论文被撤稿

·字节开启今年第二轮期权回购 ·何小鹏发文再谈 AEB ·R 星官宣 12 月初公开《GTA 6》首支预告片#欢迎关注爱范儿官方微信公众号:爱范儿(微信号:ifanr),更多精彩内容第一时间为您奉上。 爱范儿 | 原文链接 · 查看评论 · 新浪微博

AI生成摘要 360 founder Zhou Hongyi believes large AI models development has just begun and won't be dominated by OpenAI. Apple to switch from mini-LED to OLED screens for 12.9-inch iPad Pro in 2024. OPPO and Hasselblad to collaborate on ultra-light and shadow imaging systems. Samsung announces self-developed generative AI model, Samsung Gauss. Rockstar Games to release GTA 6 trailer in early December.

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苹果fans博客 -

苹果 M3 Pro 芯片跑分结果:比上一代的 M2 Pro 单核快 14%,多核快 6%

RSS 阅读器里看到一篇 MacRumors 报道,有人用跑分软件 Geekbench 6 测试了搭载苹果新款 M3 Pro 芯片的 MacBook Pro,得到的结果是:M3 Pro 基础频率 4.05GHz,单核得分为 3035(M2 Pro 2644 分),多核得分为 15173(M2 Pro 14229 分)。M3 Pro 在单核性能方面比 M2 Pro 快 14%,但在多核性能方面仅快 6 %原文分析了原因:苹果在 M3 Pro 上改进了架构,也使用了3nm 制程(M2 Pro 为 5nm),所以你能看到单核性能提升 14%;但是 M3 Pro 只有 6 性能核心+ 6 能效核心,而 M2 Pro 拥有 8 性能核心 + 4 能效核心。所以多核性能只提升了 6%基础款 M3 比 M2 快了 20%,而 M3 Max 比 M2 Max 快了 45% …… 看来 M3 Pro 是进步幅度最小的那一款芯片了Tags - benchmark , cpu

AI生成摘要 一篇报道称,有人使用跑分软件测试了搭载苹果新款M3 Pro芯片的MacBook Pro,结果显示M3 Pro在单核性能方面比M2 Pro快14%,但在多核性能方面仅快6%。M3 Pro只有6个性能核心+6个能效核心,而M2 Pro拥有8个性能核心+4个能效核心。基础款M3比M2快了20%,而M3 Max比M2 Max快了45%。M3 Pro是进步幅度最小的那一款芯片。

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如何评论清华大学的全模拟光电芯片?

北京清华大学的研究人员利用光学模拟处理图像数据,达到了令人惊叹的速度。ACCEL 每瓦功率每秒可进行 748 亿次运算,每秒可进行 46 亿次计算。 研究人员将其速度和能耗与英伟达(Nvidia)的 A100 电路进行了比较。最重要的是,ACCEL 的速度明显快于 A100--处理每张图像的平均时间为 72 纳秒,而 A100 的相同算法处理时间为 0.26 毫秒。每帧的能耗为 4.38 纳焦,而 A100 为 18.5 毫焦。这两个数字分别是 ACCEL 的约 3,600 倍和 4,200 倍。

AI生成摘要 北京清华大学的研究人员开发了一种光学模拟处理图像数据的专用芯片ACCEL,其速度和能耗明显优于英伟达的A100电路。ACCEL电路中99%的图像处理都是在光学系统中进行的,通过处理光子而不是电子,减少了能量需求,同时减少了转换次数,使系统运行速度更快。然而,该技术仅适用于非常简单的图像识别应用,需要进行大量扩展才能发挥作用。

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