分享几个实用的PCB设计通用规则
内容提要
时钟线CLK走线的包地和包地过孔问题是设计考量。包地太少或细节过多可能妨碍信号回流，保持完整的地平面层可能比过度包地更有效。避免时钟走线跨层设计，选择参考同一层地可提高信号稳定性。敏感信号干扰问题可通过拉远走线、多层板设计或增加包地线宽度解决。电源走线太细或过孔太密会导致地连接不好，需注意电流大小和过孔连接。过少的器件底部过孔会影响信号回流和芯片散热。建议增加天线周围禁空区域范围。注意分割线位置，靠近分割线放置过孔以保证信号回流。差分走线需等长、等宽、紧密靠近、在同一层面。高速PCB设计需遵守直线布局原则，使用多层板设计，靠近接口放置滤波、防护和隔离器件。晶体与器件间距离稍大，注意晶体Layout和晶振附近走线。
延伸解读
包地策略：完整地平面优先
文章指出，时钟线包地虽常见，但过度包地可能因过孔困难导致地阻抗增大，高频时寄生参数影响显著。保持完整地平面层往往比过度包地更有效。这提醒设计者，包地是辅助手段，不应牺牲地平面完整性。
跨层走线与参考地选择
避免时钟走线跨层，若必须跨层，应选择参考同一层地。例如在1、3层走线时参考2层地，或在1、4层走线时2、3层都参考地，避免将3层分割为地和电源。这种设计能提高信号稳定性和可靠性。
电源与过孔设计要点
电源走线太细或过孔太密会导致地连接不良。细走线寄生电感在负载电流突变时产生压降，影响供电；过孔太密可能因连接导致分割。器件底部过孔不足会影响信号回流和散热，需根据功耗和信号速度合理增加过孔。
高速布局与接口防护
高速PCB设计应遵循直线布局原则，时钟频率超5MHz或上升时间小于5ns建议用多层板。接口滤波、防护和隔离器件应靠近接口，且先防护后滤波。关键信号线应与完整地平面相邻，优选两地平面之间，以减小回路面积和辐射。
Q&A
时钟线CLK走线时，包地处理需要注意什么？
包地太少或细节过多可能妨碍信号回流，保持完整的地平面层比过度包地更有效。如果包地打过孔困难，地阻抗会增大，高频时需考虑寄生参数影响。
如何避免时钟走线跨层设计带来的信号问题？
最好避免时钟走线跨层，如果必须跨层，应选择参考同一层地。例如在1、3层走线时参考2层地；在1、4层走线时，2层和3层最好都参考地，避免将3层分割为地和电源。
敏感信号受到干扰时，有哪些解决方法？
如果板子空间足够，将敏感信号拉远；如果空间不够，考虑多层板设计，或尽可能增加包地线的宽度。关键信号不要打过孔，可牺牲不重要信号走线以保证关键信号完整。
电源走线太细或过孔太密会导致什么问题？
电源走线太细，当负载需要大电流时，细走线寄生电感上产生压降，导致需求端电压不足。过孔太密，每个过孔承载电流有限，需要大电流时多个过孔并行，若连接起来可能导致分割。
器件底部过孔数量对PCB设计有什么影响？
过孔太少既影响芯片信号回流，也不利于散热。增加过孔可增大散热能力，有利于地回流，因为地回流要求接地环路面积最小，地参考层面积大，打过孔有助于回流。
天线周围的禁空区域有什么要求？
天线周围建议增加禁空区域范围，正常规范最小是3mm，增大间距有利于发挥天线性能。
差分走线需要满足哪些基本规则？
差分走线必须等长、等宽、紧密靠近、且在同一层面。等长保证两个差分信号保持相反极性，减少共模分量；等宽等距保持平行，为关键信号提供专门布线层并保证最小回路面积。
高速PCB设计有哪些通用原则？
遵守沿信号流向直线的设计原则，避免来回环绕；时钟频率超过5MHz或上升时间小于5ns需用多层板；单板TOP/BOTTOM层尽量无大于50MHz信号线；接口滤波、防护、隔离器件靠近接口放置，先防护后滤波；关键布线层与完整地平面相邻。
晶体在PCB布局时需要注意什么？
晶体与器件之间距离需稍大。注意晶体Layout和晶振附近走线，晶振附近不要走线，如果必须走线，需将走线与晶体用地线包起来。晶体在温度下会导致频偏变大，如有说明按说明放置，可单点接地。
