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INR-Arch：隐式神经表达处理中的任意阶梯度计算的数据流架构与编译器
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原文中文，约300字，阅读约需1分钟。
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内容提要
本文介绍了一个硬件优化的数据流架构，用于将计算图形的高阶梯度转化为硬件优化。该架构通过设计一个使用FIFO流和优化计算内核库的数据流架构，并提出一个编译器来提取和优化计算图形，以实现最大吞吐量，同时确保无死锁操作，并输出FPGA实现的高级综合（HLS）代码。实验结果显示，该架构实现了1.8-4.8倍和1.5-3.6倍的加速比，以及较低的内存使用率和能耗延迟乘积。
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关键要点
- 介绍了一个硬件优化的数据流架构
- 该架构用于将计算图形的高阶梯度转化为硬件优化
- 设计了一个使用FIFO流和优化计算内核库的数据流架构
- 提出了一个编译器来提取和优化计算图形
- 实现最大吞吐量，确保无死锁操作
- 输出FPGA实现的高级综合（HLS）代码
- 实验结果显示实现了1.8-4.8倍和1.5-3.6倍的加速比
- 具有较低的内存使用率和能耗延迟乘积
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