LDO基础特性-压降
内容提要
低压差稳压器（LDO）的特性主要体现在电压降，即输入电压和输出电压之间的最小差值。压降由LDO架构决定，PMOS架构在较高输出电压下具有较低的压降，而NMOS架构通过辅助电压轨或内部电荷泵来实现低压降。了解这些特性可以帮助选择适合的LDO。
延伸解读
压降状态下的实际表现
当输入电压低于VOUT(nom)+VDO时，LDO进入压降状态，此时输出电压不再稳定，而是跟随输入电压变化。例如TPS799在输出200mA时压降为175mV，若输入降至3.375V，则输出无法维持3.3V，而是约为3.2V。这提醒设计者必须确保最小输入电压留有足够余量，否则负载可能因电压不足而异常。
PMOS与NMOS架构的压降差异
PMOS LDO通过负向增大VGS来降低RDS，但受限于误差放大器输出饱和，压降在较高输出电压下更低。NMOS LDO则需增大VGS，但误差放大器输出最高只能到VIN，导致VGS随VIN接近VOUT而降低，难以实现超低压降。因此，PMOS适合较高输出电压，而NMOS需借助辅助手段。
实现超低压降的两种方案
对于NMOS LDO，为在低输出电压下获得超低压降，可采用辅助电压轨VBIAS或内部电荷泵。VBIAS作为误差放大器的正电源轨，使其输出可高于VIN，从而维持高VGS。电荷泵则提升VIN，在无外部VBIAS时生成更大的VGS。这两种方案都能有效降低压降，但会增加设计复杂度。
压降并非固定值
压降受多种因素影响，并非静态参数。除了架构，输出电流、温度等都会改变压降。因此，选择LDO时不能仅看数据手册的典型值，而需根据实际工作条件评估最坏情况下的压降，确保系统在最低输入电压和最大负载时仍能稳定输出。
Q&A
什么是LDO的压降电压？
压降电压VDO是指为实现正常稳压，输入电压VIN必须高出所需输出电压VOUT(nom)的最小压差。如果VIN低于此值，LDO将进入压降状态，输出电压将跟随输入电压变化。
LDO的压降由什么决定？
压降主要由LDO的架构决定，例如PMOS架构和NMOS架构。此外，压降还受到其他因素的影响，如输出电流和温度等。
PMOS架构LDO的压降特性是什么？
PMOS架构LDO通过控制漏-源极电阻RDS来调节输出电压。随着VIN接近VOUT(nom)，误差放大器驱动VGS负向增大以减小RDS。在较高输出电压下，PMOS架构具有较低的压降。
NMOS架构LDO如何实现低压降？
NMOS架构LDO通过辅助电压轨VBIAS或内部电荷泵来实现低压降。VBIAS作为误差放大器的正电源轨，使其输出可以高于VIN，从而保持较高的VGS，在低输出电压下实现超低压降。电荷泵则提升VIN以生成更大的VGS值。
LDO在压降状态下如何工作？
当输入电压VIN低于VOUT(nom)+VDO时，LDO进入压降状态，不再调节输出电压。此时输出电压VOUT(dropout)等于VIN减去压降电压VDO，即跟随输入电压变化。
选择LDO时需要考虑哪些与压降相关的因素？
选择LDO时需要考虑压降电压值、LDO架构（如PMOS或NMOS）、输出电流、输入和输出电压范围等。压降不是静态值，受多种因素影响，需根据具体应用条件选择。
