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Hardware-Accelerated Event Graph Neural Networks for Low-Latency Time Series Classification on SoC FPGA
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原文英文，约100词，阅读约需1分钟。
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内容提要
该研究提出了一种事件图神经网络的硬件实现，以应对嵌入式边缘传感器数据量增加带来的智能处理需求。通过将时间序列信号转换为稀疏事件数据格式，计算量显著降低，SHD数据集的准确率达到92.7%。
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关键要点
- 该研究提出了一种事件图神经网络的硬件实现。
- 研究旨在应对嵌入式边缘传感器数据量增加带来的智能处理需求。
- 通过将时间序列信号转换为稀疏事件数据格式，显著降低计算量。
- 该方法在SHD数据集上的准确率达到92.7%。
- 研究强调了在低延迟和低功耗情况下的处理能力。
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