LDO基础特性-压降
内容提要
低压降稳压器（LDO）的压降是VIN和VOUT之间的最小差值，由LDO架构决定。PMOS架构在较高输出电压下具有较低的压降，NMOS架构在较低输出电压下达到超低压降。选择LDO时需要考虑架构和其他因素。
延伸解读
压降如何影响实际稳压
当输入电压低于VOUT(nom)+VDO时，LDO进入压降状态，失去调节能力，输出电压变为VIN−VDO，即跟随输入变化。例如TPS799在输出200mA时最大压降为175mV，若设定3.3V输出，输入需至少3.475V；一旦降至3.375V，输出便无法维持3.3V。因此，设计时必须为输入电压留出足够余量，否则后级电路可能因电压不足而工作异常。
PMOS与NMOS架构的压降差异
PMOS LDO通过负向增大VGS来降低RDS，但误差放大器输出受地电位限制，VGS负向摆幅有限，因此在高输出电压下压降较低。NMOS LDO则通过增大VGS来降低RDS，但误差放大器输出受VIN限制，VGS提升空间有限，导致在低输出电压下难以实现超低压降。两者架构不同，压降表现随输出电压变化趋势相反，选型时需结合目标输出电压评估。
偏置与电荷泵如何实现超低压降
为在低输出电压下获得超低压降，NMOS LDO可采用辅助电压轨VBIAS作为误差放大器正电源，使其输出能摆动到高于VIN，从而维持较高VGS。若没有外部VBIAS，也可用内部电荷泵提升VIN，同样达到增大VGS的目的。这两种方式都突破了VIN对误差放大器输出的限制，使NMOS架构在低压差场景下更具优势。
压降并非固定值
压降受架构之外的多重因素影响，并非静态参数。文章表1列出了其他影响因素，但未展开具体细节。这意味着同一LDO在不同工作条件下压降可能变化，选型时不能仅凭单一压降数值判断，而应结合输出电流、输出电压及具体应用条件综合评估，才能选出最适合的LDO。
Q&A
什么是低压降稳压器（LDO）的压降？
低压降稳压器（LDO）的压降是输入电压VIN和输出电压VOUT之间的最小差值，表示为正常稳压所需的压差。
PMOS和NMOS架构的LDO有什么区别？
PMOS架构在高输出电压下具有较低的压降，而NMOS架构在低输出电压下能达到超低压降。
如何计算LDO的压降电压？
压降电压VDO可以通过公式VOUT(dropout) = VIN - VDO计算，确保VIN高于VOUT(nom)加上VDO。
LDO的压降受哪些因素影响？
LDO的压降受架构、输出电流、输入电压等多种因素影响，选择时需综合考虑这些因素。
什么是偏置LDO，它的作用是什么？
偏置LDO使用辅助电压轨VBIAS来支持误差放大器，提升VGS以实现低压降，特别是在低输出电压下。
在选择LDO时需要考虑哪些因素？
选择LDO时需考虑架构、压降、输出电流、输入电压及其他影响因素，以确保满足特定应用需求。
