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台积电计划在2030年实现1nm级的A10工艺 可封装超过1万亿个晶体管
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原文中文，约900字，阅读约需3分钟。
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内容提要
台积电展示了1万亿个晶体管的芯片封装路线，并计划开发含2000亿个晶体管的芯片。预计在2030年左右能构建超过1万亿个晶体管的多芯片解决方案。工艺技术发展促使客户同步开发逻辑技术和封装技术。
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关键要点
- 台积电展示了1万亿个晶体管的芯片封装路线，计划开发含2000亿个晶体管的芯片。
- 台积电致力于2纳米级的N2和N2P生产节点，以及1.4纳米级的A14和1纳米级的A10制造工艺。
- 预计N2和N2P工艺在2025~2026年实现，A14工艺在2027~2028年实现，A10工艺到2030年实现。
- 台积电的封装技术包括CoWoS、InFO、SoIC等，预计在2030年左右能构建超过1万亿个晶体管的多芯片解决方案。
- 尽管面临技术和财务挑战，台积电有信心推出2nm、1.4nm和1nm工艺节点。
- 英伟达的GH100 GPU芯片集成了800亿个晶体管，是市场上最复杂的单片处理器之一。
- 台积电预计将推出更复杂的单片芯片，集成的晶体管数量将超过1000亿个。
- 由于构建大型处理器的复杂性和成本上升，许多公司选择多芯片设计。
- 台积电认为未来将看到集成超过1万亿个晶体管的多芯片解决方案，单芯片也将变得更加复杂，最多集成2000亿个晶体管。
- 台积电的工艺技术发展促使客户同步开发逻辑技术和封装技术。
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